本人具有扎实的芯片前端设计经验，能独立完成从项目需求到设计细化方案的转换，有很强的代码开发能力（verilog)，能将细化方案高效的转换为高质量的代码；能独立的完成芯片前端设计的各项工作，能熟练使用DC，spyglass，CDC，formoal等代码设计工具；本人有丰富的使用FPGA经验，有过2年的FPGA开发经验，完成了FPGA的原型验证；本人能熟练使用和修改UVM验证平台，有一年的使用UVM平台的经验；
       本人参与了3块芯片的前端设计，目前一块芯片已流片成功并测试（千兆网络安全芯片），在该芯片设计过程中本人担任设计主管一职，参与全部模块的方案评审和近1/3模块的方案设计和代码设计；并将代码转换成FPGA原型验证代码进行原型验证；本人在万兆芯片中完成了IP的重组和分片的方案和代码设计，并完协助成了基于UVM平台的全片验证（前仿和后仿）。本来在可重构项目中完成了AXI从机接口的方案和代码开发；
       本人有很强的逻辑能力，能很快的协助验证解决问题；在部件评审中给出中肯的意见，将问题提前发现和规避；
        本人自学能力强，沟通能力强,有很强的团队观和集体荣誉感。

英语(熟练)

2013-10至今——公司:江南计算技术研究所(150-500人)
行业:电子技术/半导体/集成电路
性质:国企
部门:  芯片设计部
职位: 集成电路IC设计/应用工程师

工作描述：项目1：
1.完成IP协议栈的分片，重组的方案设计；
2.完成TCP方案的整体构架，完成TCP的链接建立，数据传输和链路关闭的细化方案；
3.完成TCP的链接建立，数据传输和链路关闭的代码和TCP整体代码的封装；
4.完成了PCIE DMA的控制器数据调度模块的方案设计；
5.完成顶层配置模块和消息模块的详细方案；
6.对整形芯片的封装，与芯片后端的沟通与修改；
7.整芯片的FPGA原型验证，TCP与协议栈的对通；
8.整芯片的FPGA测试，整芯片的SSL业务测试；
9.熟悉设计工具SPYGALSS，DC，Formal，irun,verdi,gvim；
10.熟悉FPGA工具vivado;
11.熟悉verilog,shell，perl；
项目2：
1.完成万兆芯片的IP协议栈的重组的方案设计，代码开发和相应的前端工具检查；
2.完成万兆重组代码的自测和配合验证修改bug；
3.完成万兆的芯片的各个部件与后端网的spyglass检查，并解决遇到的问题；
4.完成万兆全片的基于UVM平台的业务验证:本人完成的工作是修改平台，添加case，集成新的验证接口，完成全片的验证需求；
5.完成万兆全片的带反标的后仿；
6.熟悉UVM平台，能修改平台；
项目3.
1.完成AHB和AXI的从机接口转换的方案和代码，并完成前端设计的各项工具检查；
2.配和验证完成这个两个接口转换的bug修改；

2013-01至2013-10——公司:无锡网芯(50-150人)
行业:电子技术/半导体/集成电路
性质:民营公司
部门:  ASIC设计
职位: fpga研发

工作描述：1.深入学习了PCIE协议；
2.熟练使用Quatus工具；
3.使用串行高速收发器；
4.熟练使用pcie硬核与软核；
5.熟悉alter stratixV 芯片；
6.熟悉alter PCIE硬核；
7.熟悉perl,linux系统；

2011-03至2012-12——公司:航天科工8511(500-1000人)
行业:电子技术/半导体/集成电路
性质:事业单位
部门:  信号处理
职位: 集成电路IC设计/应用工程师


工作描述：1.从事基于FPGA的算法，开发。
2.能熟练综合使用ISE、QUARTUS，Synplify、Modelsim、System Generator以及MATLAB等工具进行FPGA的设计开发和验证。
3.熟练掌握各种时序约束，能对一个设计有一个比较完善的时序约束，然后对时序进行分析，能通过一些手段，修改逻辑，综合约束，通过Planahead来提高时序。
4.熟悉Virtex6内部各种资源完善，通过DSP48E1级联通道，在单片SX240T FPGA中设计出内部运行时钟325MHz，能处理3.2GSPS采样数据率，瞬时带宽高达1GHz的256通道数字信道化接收机。
5.熟悉A/D配置，熟练掌握A/D有效位数、动态范围以及带宽等指标的测试方法。通过局部时钟将多片数据率为1G的AD稳定锁住(之前其他人没有实现)。
6.熟悉FPGA配置过程。通过对TDO、TDI以及TCK等关键信号的分析，解决多个项目硬件测试中JTAG链路无法正确识别以及不能正确下载bit文件等相关配置问题。
7.熟悉FPGA内部Slice、DSP48、BRAM等资源的分布及内部结构，并能在程序设计初期对整个底部资源的利用进行合理规划。
8.通过采用局部时钟，并利用FPGA端口的高速串行/解串器成功解决A/D与Virtex4 FPGA之间高达800MSPS串行数据的接收问题。
9.针对Virtex4、Virtex5 和Virtex6的不同特性设计了动态DCM相位调节模块，简化了FPGA接收源同步数据时数据与时钟的相位对齐问题，提高了高速数据接收的可靠性。
10.能熟练使用Simulink 对算法进行快速建模，使用PlanAhead中的TeamDesign设计方法进行模块化分工设计。
11.能够利用Candence进行基本的原理图设计，PCB布局布线等操作。 
12.能够利用CCS5.0对DSP进行仿真调试。

2018-12至今——万兆VPN芯片后仿
项目描述：万兆的IPSCE VPN芯片的网表的后仿，并解决遇到的问题；
1.各个部件在全片的仿真；
2.检查各种问题和时序违例，并修改接口延时；

2018-08至2018-11——可重构
所属公司：某国企
项目描述：基于PCIE接口的可重组构算法芯片；
1.PCIE的AXI接口转换模块详细文档设计；
2.代码开发，相应的设计前端工具检查（DC，SPYGLASS）；
3.配合验证修改代码；

2018-01至今——万兆VPN芯片验证
所属公司：某国企
项目描述：验证万兆IPSC的VPN芯片的全片功能和性能；
1.编写全片的验证list;
1.维护并修改全片验证平台；
2.编写全片业务汇编；
3.完成全全片的业务测试并定位在业务测试的bug；
4.完成全片的简单的参考模型编写；
5.完成全片的寄存器配置的验证；
6.管理整个验证项目组的进度和各个部件的验证list的评审；

2017-08至2018-02——万兆VPN芯片
所属公司：某国企
项目描述：万兆IPSEC的VPN芯片：万兆网口将网络包解析之后按照IPSEC协议进行加减密处理；
1.完成IP协议栈分片和重组的方案设计；
2.完成分片和重组代码编写；
3.完成spyglass的工具的代码风格检查，完成dc；
4.辅助验证定位前端仿真和网表仿真的bug；
5.辅助验证完成代码覆盖率检查；

2013-10至2017-04——千兆vpn芯片
所属公司：某国企
项目描述：芯片主要实现实现了千兆IPSec和SSL VPN芯片的功能；千兆万兆接收之后经过IP和TCP加速引擎处理之后进行IPSEC或者SSL业务处理。
1 方案设计
1.1.IP层的分片，重组模块的细化方案；
1.2.TCP顶层方案，链接建立，数据传输，链接关闭，超时模块的细化方案；
1.3.PCIE的DMA控制器的硬件驱动模块的方案；
1.4.顶层配置的方案，消息报通道的方案；
2 代码设计
2.1.链接建立，数据传输，链接关闭，超时模块的代码；
3 FPGA验证
3.1.TCP的模块与协议栈的对通；
3.2.SSL业务的FPGA测试；
4 问题解决
4.1 解决前端设计遇到的所有问题；

2013-01至2013-10——pcie的设计
项目描述：Quartus(开发工具)比较完整的学习了PCIE协议，能使用alter的PCIE硬核进行仿真处理。对软核进行了PCIE链路训练仿真，解决了其中遇到的问题，成功的进行了链路训练。使用Quartus生成的网标做了一个简单的形式验证，目前Quartus支持的对接的形式验证工具是candenceLEC。成功的完成了PCIE的软核与FPGA的PHY的PIPE接口的拼接，由于PHY的PIPE接口标准比较新和软核PIPE接口版本不匹配，在拼接的时候提出了比较多的有用建议。学习了alter的时序约束，对整体软核做了全局约束，分析了最高时钟，提取处理了最差路径，给出了改进建议。
1.芯片的选型。
1.首先实现FPGA中的PCIE硬核的使用。
2.熟悉PIPE接口。
3.将PCIE的软核与硬核进行拼接，验证其功能。
4.设计一些辅助测试模块，在FPGA实现整体的构架。

2012-05至2012-12——XX数字接收机
项目描述：ISE,modelsim(开发工具)项目数字信道化的FPGA设计和调试工作。FPGA稳定的接受高速的AD数据，通过数字信道化处理和后续检测输出全脉冲，将数据通过同步串口输出。此高速AD需要通过SPI来控制相应的参数。在该项目中，针对脉冲信号饱和造成噪声基底检测失准的情况提出改进措施；多块级联信道化处理板涉及在多个时钟域的数据传输，采用内部延时模块优化时序，在约束文件中对时钟资源进行位置固化，提高了系统的稳定性。独自完成一块V6芯片的内部所有逻辑，算法和接口的设计。对于FPGA的高速接口有比较深刻的理解，因为之前没有技术经验，是通过的学习相应的英文技术文档完成设计的。
1.设计了高速AD与FPGA（V6）的接口（1G数据率）。
2.AD的SPI控制程序设计。
3.设计了数字信道化算法（多相滤波+并行FFT）的FPGA实现。 
4.测试了AD的性能指标，处理了多片AD的同步问题。
5.处理时序不满足的问题，通过修改RAM的寄存器级数和区域约束。

2012-01至2012-04——xx宽带数字接收机
项目描述：ISE,modelsim(开发工具)项目数字信道化的FPGA设计与调试工作。该项目中，新采用10位高速A/D，将接收机瞬时动态范围提高到45dB，采样频率达3.2GHz。优化时钟走线使得AD数据采集时序裕量最大化。使用的是E2V的AD，是将4路AD合成一路AD。将AD数据通过信道化检测得到全脉冲数据，全脉冲数据再传递其他处理板。
1.将四个AD配置一个AD使用（3.2采样率），每路800MHz。
2.妥善处理了合成AD遇到的问题。
3.完成数字信道的算法（多相滤波+并行FFT）的FPGA实现。
4.测试了AD的有效位数。
5.通过同步串口接收控制指令，通过低速串口发送信道化输出的全脉冲。

2011-03至2011-12——干扰侦查数字接收机
项目描述：ISE,modelsim(开发工具)项目数字信道化的FPGA设计和调试工作。该项目为本人参加工作后第一个独立承担的数字信道化项目。在该项目中，通过优化FPGA内部存储器资源以及采用全局缓冲驱动分频使能信号成功解决了FPGA资源使用超标、功耗过大以及分频使能信号扇出过大导致时序不收敛的问题。
1.完成了16信道的数字信道化。
2.将测得的全脉冲数据进行板级传输。
3.通过多种手段处理，实现了100ns窄脉宽的测量，这是一个新指标。
4.在V4芯片上实现数字信道化算法。
5.熟练使用各种时序约束，对时序进行分析，改进。

2008-09至2011-03——西安电子科技大学
电子科学与技术 硕士

2004-09至2008-07——陕西科技大学
电子信息工程 本科

2006-06——大学英语六级:440

2011-04至2011-04——汇智教育  南京
团队建设